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半导体行业的真空镀膜
发布时间:2017-08-04     阅读:2687

半导体行业的真空镀膜

微机电制作技术,尤其是最大宗以硅半导体为基础的微细加工技术(silicon- based micromachining),原本就肇源于半导体组件的制程技术,所以必须先介绍清楚这类制程,以免沦于夏虫语冰的窘态。

   一、洁净室
     一般的机械加工是不需要洁净室(clean room)的,因为加工分辨率在数十微米以上,远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界,空间单位都是以微米计算,因此微尘颗粒沾附在制作半导体组件的晶圆上,便有可能影响到其上精密导线布局的样式,造成电性短路或断路的严重后果。  
     为此,所有半导体制程设备,都必须安置在隔绝粉尘进入的密闭空间中,这就是洁净室的来由。洁净室的洁净等级,有一公认的标准,以class 10为例,意谓在单位立方英呎的洁净室空间内,平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小,洁净度越佳,当然其造价也越昂贵(参见图2-1)。
   为营造洁净室的环境,有专业的建造厂家,及其相关的技术与使用管理办法如下:
    1、内部要保持大于一大气压的环境,以确保粉尘只出不进。所以需要大型鼓风机,将经滤网的空气源源不绝地打入洁净室中。
    2、为保持温度与湿度的恒定,大型空调设备须搭配于前述之鼓风加压系统中。换言之,鼓风机加压多久,冷气空调也开多久。
    3、所有气流方向均由上往下为主,尽量减少突兀之室内空间设计或机台摆放调配,使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。
    4、所有建材均以不易产生静电吸附的材质为主。
    5、所有人事物进出,都必须经过空气吹浴 (air shower) 的程序,将表面粉尘先行去除。
    6、人体及衣物的毛屑是一项主要粉尘来源,为此务必严格要求进出使用人员穿戴无尘衣,除了眼睛部位外,均需与外界隔绝接触 (在次微米制程技术的工厂内,工作人员几乎穿戴得像航天员一样。) 当然,化妆是在禁绝之内,铅笔等也禁止使用。
    7、除了空气外,水的使用也只能限用去离子水 (DI water, de-ionized water)。一则防止水中粉粒污染晶圆,二则防止水中重金属离子,如钾、钠离子污染金氧半 (MOS) 晶体管结构之带电载子信道 (carrier channel),影响半导体组件的工作特性。去离子水以电阻率 (resistivity) 来定义好坏,一般要求至17.5MΩ-cm以上才算合格;为此需动用多重离子交换树脂、RO逆渗透、与UV紫外线杀菌等重重关卡,才能放行使用。由于去离子水是最佳的溶剂与清洁剂,其在半导体工业之使用量极为惊人!
    8、洁净室所有用得到的气源,包括吹干晶圆及机台空压所需要的,都得使用氮气 (98%),吹干晶圆的氮气甚至要求99.8%以上的高纯氮!    以上八点说明是最基本的要求,另还有污水处理、废气排放的环保问题,再再需要大笔大笔的建造与维护费用!

  二、晶圆制作    
      硅晶圆 (silicon wafer) 是一切集成电路芯片的制作母材。既然说到晶体,显然是经过纯炼与结晶的程序。目前晶体化的制程,大多是采「柴可拉斯基」(Czycrasky) 拉晶法 (CZ法)。拉晶时,将特定晶向 (orientation) 的晶种 (seed),浸入过饱和的纯硅熔汤 (Melt) 中,并同时旋转拉出,硅原子便依照晶种晶向,乖乖地一层层成长上去,而得出所谓的晶棒 (ingot)。晶棒的阻值如果太低,代表其中导电杂质 (impurity dopant) 太多,还需经过FZ法 (floating-zone) 的再结晶 (re-crystallization),将杂质逐出,提高纯度与阻值。  
      辅拉出的晶棒,外缘像椰子树干般,外径不甚一致,需予以机械加工修边,然后以X光绕射法,定出主切面 (primary flat) 的所在,磨出该平面;再以内刃环锯,削下一片片的硅晶圆。最后经过粗磨 (lapping)、化学蚀平 (chemical etching) 与拋光 (polishing) 等程序,得出具表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚度,与其外径有关。) 
      刚才题及的晶向,与硅晶体的原子结构有关。硅晶体结构是所谓「钻石结构」(diamond-structure),系由两组面心结构 (FCC),相距 (1/4,1/4,1/4) 晶格常数 (lattice constant;即立方晶格边长) 叠合而成。我们依米勒指针法 (Miller index),可定义出诸如 :{100}、{111}、{110} 等晶面。所以晶圆也因之有 {100}、{111}、{110}等之分野。有关常用硅晶圆之切边方向等信息,请参考图2-2。                  现今半导体业所使用之硅晶圆,大多以 {100} 硅晶圆为主。其可依导电杂质之种类,再分为p型 (周期表III族) 与n型 (周期表V族)。由于硅晶外貌完全相同,晶圆制造厂因此在制作过程中,加工了供辨识的记号:亦即以是否有次要切面 (secondary flat) 来分辨。该次切面与主切面垂直,p型晶圆有之,而n型则阙如。
     {100}硅晶圆循平行或垂直主切面方向而断裂整齐的特性,所以很容易切成矩形碎块,这是早期晶圆切割时,可用刮晶机 (scriber) 的原因 (它并无真正切断芯片,而只在表面刮出裂痕,再加以外力而整齐断开之。)事实上,硅晶的自然断裂面是{111},所以虽然得到矩形的碎芯片,但断裂面却不与{100}晶面垂直!

以下是订购硅晶圆时,所需说明的规格:项目 说明
晶面 {100}、{111}、{110} ± 1o
外径(吋) 3 4 5 6
厚度(微米) 300~450 450~600 550~650 600~750(±25)
杂质 p型、n型
阻值(Ω-cm) 0.01 (低阻值) ~ 100 (高阻值)
制作方式 CZ、FZ (高阻值)
拋光面 单面、双面
平坦度(埃) 300 ~ 3,000

 三、半导体制程设备
     半导体制程概分为三类:(1)薄膜成长,(2)微影罩幕,(3)蚀刻成型。设备也跟着分为四类:(a)高温炉管,(b)微影机台,(c)化学清洗蚀刻台,(d)电浆真空腔室。其中(a)~(c)机台依序对应(1)~(3)制程,而新近发展的第(d)项机台,则分别应用于制程(1)与(3)。
     由于坊间不乏介绍半导体制程及设备的中文书籍,故本文不刻意锦上添花,谨就笔者认为较有趣的观点,描绘一二!

    (一)氧化(炉)(Oxidation)    
    对硅半导体而言,只要在高于或等于1050℃的炉管中,如图2-3所示,通入氧气或水汽,自然可以将硅晶的表面予以氧化,生长所谓干氧层(dryz/gate oxide)或湿氧层(wet /field oxide),当作电子组件电性绝缘或制程掩膜之用。氧化是半导体制程中,最干净、单纯的一种;这也是硅晶材料能够取得优势的特性之一(他种半导体,如砷化镓 GaAs,便无法用此法成长绝缘层,因为在550℃左右,砷化镓已解离释放出砷!)硅氧化层耐得住850℃ ~ 1050℃的后续制程环境,系因为该氧化层是在前述更高的温度成长;不过每生长出1 微米厚的氧化层,硅晶表面也要消耗掉0.44微米的厚度。
    以下是氧化制程的一些要点:
   (1)氧化层的成长速率不是一直维持恒定的趋势,制程时间与成长厚度之重复性是较为重要之考量。
   (2)后长的氧化层会穿透先前长的氧化层而堆积于上;换言之,氧化所需之氧或水汽,势必也要穿透先前成长的氧化层到硅质层。故要生长更厚的氧化层,遇到的阻碍也越大。一般而言,很少成长2微米厚以上之氧化层。
   (3)干氧层主要用于制作金氧半(MOS)晶体管的载子信道(channel);而湿氧层则用于其它较不严格讲究的电性阻绝或制程罩幕(masking)。前者厚度远小于后者,1000~ 1500埃已然足够。
   (4)对不同晶面走向的晶圆而言,氧化速率有异:通常在相同成长温度、条件、及时间下,{111}厚度≧{110}厚度>{100}厚度。
   (5)导电性佳的硅晶氧化速率较快。
   (6)适度加入氯化氢(HCl)氧化层质地较佳;但因容易腐蚀管路,已渐少用。
   (7)氧化层厚度的量测,可分破坏性与非破坏性两类。前者是在光阻定义阻绝下,泡入缓冲过的氢氟酸(BOE,Buffered Oxide Etch,系 HF与NH4F以1:6的比例混合而成的腐蚀剂)将显露出来的氧化层去除,露出不沾水的硅晶表面,然后去掉光阻,利用表面深浅量测仪(surface profiler or alpha step),得到有无氧化层之高度差,即其厚度。
   (8)非破坏性的测厚法,以椭偏仪 (ellipsometer) 或是毫微仪(nano-spec)最为普遍及准确,前者能同时输出折射率(refractive index;用以评估薄膜品质之好坏)及起始厚度b与跳阶厚度a (总厚度 t = ma + b),实际厚度 (需确定m之整数值),仍需与制程经验配合以判读之。后者则还必须事先知道折射率来反推厚度值。
   (9)不同厚度的氧化层会显现不同的颜色,且有2000埃左右厚度即循环一次的特性。有经验者也可单凭颜色而判断出大约的氧化层厚度。不过若超过1.5微米以上的厚度时,氧化层颜色便渐不明显。

(二)扩散(炉) (diffusion)
1、扩散搀杂
     半导体材料可搀杂n型或p型导电杂质来调变阻值,却不影响其机械物理性质的特点,是进一步创造出p-n接合面(p-n junction)、二极管(diode)、晶体管(transistor)、以至于大千婆娑之集成电路(IC)世界之基础。而扩散是达成导电杂质搀染的初期重要制程。
   众所周知,扩散即大自然之输送现象 (transport phenomena);质量传输(mass transfer)、热传递(heat transfer)、与动量传输 (momentum transfer;即摩擦拖曳) 皆是其实然的三种已知现象。本杂质扩散即属于质量传输之一种,唯需要在850oC以上的高温环境下,效应才够明显。
     由于是扩散现象,杂质浓度C (concentration;每单位体积具有多少数目的导电杂质或载子)服从扩散方程式如下:
     这是一条拋物线型偏微分方程式,同时与扩散时间t及扩散深度x有关。换言之,在某扩散瞬间 (t固定),杂质浓度会由最高浓度的表面位置,往深度方向作递减变化,而形成一随深度x变化的浓度曲线;另一方面,这条浓度曲线,却又随着扩散时间之增加而改变样式,往时间无穷大时,平坦一致的扩散浓度分布前进!  
     既然是扩散微分方程式,不同的边界条件(boundary conditions)施予,会产生不同之浓度分布外形。固定表面浓度 (constant surface concentration) 与固定表面搀杂量 (constant surface dosage),是两种常被讨论的具有解析精确解的扩散边界条件(参见图2-4):  2、前扩散 (pre-deposition)   
    第一种定浓度边界条件的浓度解析解是所谓的互补误差函数(complementary error function),其对应之扩散步骤称为「前扩散」,即我们一般了解之扩散制程;当高温炉管升至工作温度后,把待扩散晶圆推入炉中,然后开始释放扩散源 (p型扩散源通常是固体呈晶圆状之氮化硼【boron-nitride】芯片,n型则为液态POCl3之加热蒸气) 进行扩散。其浓度剖面外形之特征是杂质集中在表面,表面浓度最高,并随深度迅速减低,或是说表面浓度梯度 (gradient) 值极高。
3、后驱入 (post drive-in)
     第二种定搀杂量的边界条件,具有高斯分布 (Gaussian distribution) 的浓度解析解。对应之扩散处理程序叫做「后驱入」,即一般之高温退火程序;基本上只维持炉管的驱入工作温度,扩散源却不再释放。或问曰:定搀杂量的起始边界条件自何而来?答案是「前扩散」制程之结果;盖先前「前扩散」制作出之杂质浓度集中于表面,可近似一定搀杂量的边界条件也!
     至于为什么扩散要分成此二类步骤,当然不是为了投数学解析之所好,而是因应阻值调变之需求。原来「前扩散」的杂质植入剂量很快达到饱和,即使拉长「前扩散」的时间,也无法大幅增加杂质植入剂量,换言之,电性上之电阻率 (resistivity) 特性很快趋稳定;但「后驱入」使表面浓度及梯度减低(因杂质由表面往深处扩散),却又营造出再一次「前扩散」来增加杂质植入剂量的机会。所以,借着多次反复的「前扩散」与「后驱入」,既能调变电性上之电阻率特性,又可改变杂质电阻之有效截面积,故依大家熟知之电阻公式 ;      其中       是电阻长度可设计出所需导电区域之扩散程序。
4、扩散之其它要点,简述如下:
    (1)扩散制程有批次制作、成本低廉的好处,但在扩散区域之边缘所在,有侧向扩散的误差,故限制其在次微米 (sub-micron) 制程上之应用。
    (2)扩散之后的阻值量测,通常以四探针法(four-point probe method)行之,示意参见图2-5。目前市面已有多种商用机台可供选购。     (3)扩散所需之图形定义(pattern)及遮掩(masking),通常以氧化层(oxide)充之,以抵挡高温之环境。一微米厚之氧化层,已足敷一般扩散制程之所需。


(二)微影(Photo-Lithography)
1、正负光阻   
     微影光蚀刻术起源于照相制版的技术。自1970年起,才大量使用于半导体制程之图形转写复制。原理即利用对紫外线敏感之聚合物,或所谓光阻(photo-resist)之受曝照与否,来定义该光阻在显影液(developer)中是否被蚀除,而最终留下与遮掩罩幕,即光罩(mask)相同或明暗互补之图形;相同者称之「正光阻」(positive resist),明暗互补者称之「负光阻」(negative resist),如图2-6所示。一般而言,正光阻,如AZ-1350、AZ-5214、FD-6400L等,其分辨率及边缘垂直度均佳,但易变质,储存期限也较短 (约半年到一年之间),常用于学术或研发单位;而负光阻之边缘垂直度较差,但可储存较久,常为半导体业界所使用。
  2、光罩
     前段述及的光罩制作,是微影之关键技术。其制作方式经几十年之演进,已由分辨率差的缩影机 (由数百倍大的红胶纸【rubby-lith】图样缩影) 技术,改良为直接以计算机辅助设计制造(CAD/CAM)软件控制的雷射束(laser-beam)或电子束(E-beam)书写机,在具光阻之石英玻璃板上进行书写 (曝光),分辨率 (最小线宽) 也改进到微米的等级。
     由于激光打印机的分辨率越来越好,未来某些线宽较粗的光罩可望直接以打印机出图。举例而言,3386dpi的出图机,最小线宽约为七微米。
3、对准机 / 步进机   
    在学术或研发单位中之电路布局较为简易,一套电路布局可全部写在一片光罩中,或甚至多重复制。加上使用之硅晶圆尺寸较小,配合使用之光罩本来就不大。所以搭配使用之硅晶圆曝光机台为一般的「光罩对准机」(mask aligner,如图2-7)。换言之,一片晶圆只需一次对准曝光,便可进行之后的显影及烤干程序。但在业界中,使用的晶圆大得多,我们不可能任意造出7吋或9吋大小的光罩来进行对准曝光:一来电子束书写机在制备这样大的光罩时,会耗损巨量的时间,极不划算;二来,大面积光罩进行光蚀刻曝光前与晶圆之对准,要因应大面积精密定位及防震等问题,极为棘手!所以工业界多采用步进机(stepper)进行对准曝光;也就是说,即使晶圆大到6或8吋,但光罩大小还是小小的1~2吋见方,一则光罩制备快速,二则小面积对准的问题也比较少;只是要曝满整片晶圆,要花上数十次「对准→曝光→移位」的重复动作。但即便如此,因每次「对准→曝光→移位」仅费时1秒左右,故一片晶圆的总曝光时间仍控制在1分钟以内,而保持了工厂的高投片率 (high through-put;即单位时间内完成制作之硅芯片数。)  图2-7 双面对准曝光对准系统(国科会北区微机电系统研究中心)。
 4、光阻涂布 
      晶圆上微米厚度等级的光阻,是采用旋转离心(spin-coating)的方式涂布上去。光阻涂布机如图2-8所示。其典型程序包括:
     (1)晶圆表面前处理 (pre-baking):即在150°C下烘烤一段时间。若表面无氧化层,要另外先上助粘剂 (primer),如HMDS,再降回室温。换言之,芯片表面在涂敷光阻前要确保是亲水性(hydrophilic)。
     (2)送晶圆上真空吸附的转台,注入(dispensing)光阻,开始由低转速甩出多余的光阻并均布之,接着以转速数千rpm,减薄光阻至所需厚度。
     (3)将晶圆表层光阻稍事烤干定型,防止沾粘。但不可过干过硬,而妨碍后续的曝光显影。
     一般光阻涂布机的涂布结果是厚度不均。尤其在晶圆边缘部份,可能厚达其它较均匀部份的光阻3倍以上。另外,为了确保光阻全然涂布到整片晶圆,通常注入光阻的剂量,是真正涂布粘着在晶圆上之数十甚至数百倍,极其可惜;因为甩到晶圆外的光阻中有机溶剂迅速挥发逸散,成份大变,不能回收再使用。
5、厚光阻
      德国Karl-Suss公司开发了一种新型的光阻涂布机,称为GYRSET?,如图2-9所示,其卖点在于强调可减少一半的光阻用量,且得出更均厚的光阻分布。其原理极为单纯:只是在真空转台上加装了跟着同步旋转的盖子。如此一来,等于强迫晶圆与盖子之间的空气跟着旋转,那么光阻上便无高转速差的粘性旋转拖曳作用。故光阻在被涂布时,其与周遭流体之相对运动并不明显,只是离心的彻体力效果,使光阻稳定地、且是呈同心圆状地向外涂布。  
     根据实际使用显示,GYRSET?只需一般涂布机的55%光阻用量。另外,其也可应用于厚光阻之涂布 (厚度自数微米至数百微米不等)。受涂基板也可由晶圆改为任意的工作外型,而不会造成边缘一大部份面积厚度不均的花花外貌。
     [注] 厚光阻是新近发展出来,供微机电研究使用的材料,如IBM的SU-8系列光阻,厚度由数微米至100微米不等,以GYRSET?涂布后,经过严格的烘干程序,再以紫外线或准分子雷射 (excimer laser) 进行曝光显影后,所得到较深遂的凹状图案,可供进一步精密电铸 (electro-forming) 的金属微结构成长填塞。这种加工程序又称为「仿LIGA」制程 (poor mans LIGA),即「异步X光之深刻模造术」。

 (三)蚀刻(Etching)
     蚀刻的机制,按发生顺序可概分为「反应物接近表面」、「表面氧化」、「表面反应」、「生成物离开表面」等过程。所以整个蚀刻,包含反应物接近、生成物离开的扩散效应,以及化学反应两部份。整个蚀刻的时间,等于是扩散与化学反应两部份所费时间的总和。二者之中孰者费时较长,整个蚀刻之快慢也卡在该者,故有所谓「reaction limited」与「diffusion limited」两类蚀刻之分。
     1、湿蚀刻   
      最普遍、也是设备成本最低的蚀刻方法,其设备如图2-10所示。其影响被蚀刻物之蚀刻速率 (etching rate) 的因素有三:蚀刻液浓度、蚀刻液温度、及搅拌 (stirring) 之有无。定性而言,增加蚀刻温度与加入搅拌,均能有效提高蚀刻速率;但浓度之影响则较不明确。举例来说,以49%的HF蚀刻SiO2,当然比BOE (Buffered-Oxide- Etch;HF:NH4F =1:6) 快的多;但40%的KOH蚀刻Si的速率却比20%KOH慢!             湿蚀刻的配方选用是一项化学的专业,对于一般不是这方面的研究人员,必须向该化学专业的同侪请教。一个选用湿蚀刻配方的重要观念是「选择性」(selectivity),意指进行蚀刻时,对被蚀物去除速度与连带对其他材质 (如蚀刻掩膜;etching mask, 或承载被加工薄膜之基板;substrate ) 的腐蚀速度之比值。一个具有高选择性的蚀刻系统,应该只对被加工薄膜有腐蚀作用,而不伤及一旁之蚀刻掩膜或其下的基板材料。 
    (1)等向性蚀刻 (isotropic etching)
    大部份的湿蚀刻液均是等向性,换言之,对蚀刻接触点之任何方向腐蚀速度并无明显差异。故一旦定义好蚀刻掩膜的图案,暴露出来的区域,便是往下腐蚀的所在;只要蚀刻配方具高选择性,便应当止于所该止之深度。
    然而有鉴于任何被蚀薄膜皆有其厚度,当其被蚀出某深度时,蚀刻掩膜图案边缘的部位渐与蚀刻液接触,故蚀刻液也开始对蚀刻掩膜图案边缘的底部,进行蚀掏,这就是所谓的下切或侧向侵蚀现象 (undercut)。该现象造成的图案侧向误差与被蚀薄膜厚度同数量级,换言之,湿蚀刻技术因之而无法应用在类似「次微米」线宽的精密制程技术!
    (2)非等向性蚀刻 (anisotropic etching)   
    先前题到之湿蚀刻「选择性」观念,是以不同材料之受蚀快慢程度来说明。然而自1970年代起,在诸如Journal of Electro-Chemical Society等期刊中,发表了许多有关碱性或有机溶液腐蚀单晶硅的文章,其特点是不同的硅晶面腐蚀速率相差极大,尤其是111方向,足足比100或是110方向的腐蚀速率小一到两个数量级!因此,腐蚀速率最慢的晶面,往往便是腐蚀后留下的特定面。
     这部份将在体型微细加工时再详述。
   2、干蚀刻
    干蚀刻是一类较新型,但迅速为半导体工业所采用的技术。其利用电浆 (plasma) 来进行半导体薄膜材料的蚀刻加工。其中电浆必须在真空度约10至0.001 Torr 的环境下,才有可能被激发出来;而干蚀刻采用的气体,或轰击质量颇巨,或化学活性极高,均能达成蚀刻的目的。
    干蚀刻基本上包括「离子轰击」(ion-bombardment)与「化学反应」(chemical  reaction) 两部份蚀刻机制。偏「离子轰击」效应者使用氩气(argon),加工出来之边缘侧向侵蚀现象极微。而偏「化学反应」效应者则采氟系或氯系气体(如四氟化碳CF4),经激发出来的电浆,即带有氟或氯之离子团,可快速与芯片表面材质反应。
    干蚀刻法可直接利用光阻作蚀刻之阻绝遮幕,不必另行成长阻绝遮幕之半导体材料。而其最重要的优点,能兼顾边缘侧向侵蚀现象极微与高蚀刻率两种优点,换言之,本技术中所谓「活性离子蚀刻」(reactive ion etch;RIE) 已足敷「次微米」线宽制程技术的要求,而正被大量使用中。 

(四)离子植入 (Ion Implantation)
     在扩散制程的末尾描述中,曾题及扩散区域之边缘所在,有侧向扩散的误差,故限制其在次微米制程上之应用。但诚如干蚀法补足湿蚀法在次微米制程能力不足一样,此地另有离子植入法,来进行图案更精细,浓度更为稀少精准的杂值搀入。
     离子植入法是将III族或IV族之杂质,以离子的型式,经加速后冲击进入晶圆表面,经过一段距离后,大部份停于离晶圆表面0.1微米左右之深度 (视加速能量而定),故最高浓度的地方,不似热扩散法在表面上。不过因为深度很浅,一般还是简单认定大部份离子是搀杂在表面上,然后进一步利用驱入(drive-in)来调整浓度分布,并对离子撞击过的区域,进行结构之修补。基本上,其为一低温制程,故可直接用光阻来定义植入的区域。

(五)化学气相沉积 (Chemical Vapor Deposition;CVD)
     到目前为止,只谈到以高温炉管来进行二氧化硅层之成长。至于其它如多晶硅 (poly-silicon)、氮化硅 (silicon-nitride)、钨或铜金属等薄膜材料,要如何成长堆栈至硅晶圆上?
     基本上仍是采用高温炉管,只是因着不同的化学沉积过程,有着不同之工作温度、压力与反应气体,统称为「化学气相沉积」。  
     既是化学反应,故免不了「质量传输」与「化学反应」两部份机制。由于化学反应随温度呈指数函数之变化,故当高温时,迅速完成化学反应。换言之,整体沉积速率卡在质量传输 (diffusion-limited);而此部份事实上随温度之变化,不像化学反应般敏感。所以对于化学气相沉积来说,如图2-11所示,提高制程温度,容易掌握沉积的速率或制程之重复性。
     然而高制程温度有几项缺点:
      高温制程环境所需电力成本较高。
      安排顺序较后面的制程温度若高于前者,可能破坏已沉积之材料。
      高温成长之薄膜,冷却至常温后,会产生因各基板与薄膜间热胀缩程度不同之残留应力 (residual stress)。 
      所以,低制程温度仍是化学气相沉积追求的目标之一,惟如此一来,在制程技术上面临之问题及难度也跟着提高。
      以下,按着化学气相沉积的研发历程,分别简介「常压化学气相沉积」、「低压化学气相沉积」、及「电浆辅助化学气相沉积」:
1、常压化学气相沉积 (Atmospheric Pressure CVD;APCVD)
      最早研发的CVD系统,顾名思义是在一大气压环境下操作,设备外貌也与氧化炉管相类似。欲成长之材料化学蒸气自炉管上游均匀流向硅晶,至于何以会沉积在硅晶表面,可简单地以边界层 (boundary layer) 理论作定性说明:
      当具黏性之化学蒸气水平吹拂过硅芯片时,硅芯片与炉管壁一样,都是固体边界,因着靠近芯片表面约1mm的边界层内速度之大量变化(由边界层外缘之蒸气速度减低到芯片表面之0速度),会施予一拖曳外力,拖住化学蒸气分子;同时因硅芯片表面温度高于边界层外缘之蒸气温度,芯片将释出热量,来供给被拖住之化学蒸气分子在芯片表面完成薄膜材质解离析出之所需能量。所以基本上,化学气相沉积就是大自然「输送现象」(transport phenomena) 的应用。
      常压化学气相沉积速度颇快,但成长薄膜的质地较为松散。另外若晶圆不采水平摆放的方式 (太费空间),薄膜之厚度均匀性 (thickness uniformity)不佳。
2、低压化学气相沉积 (Low Pressure CVD;LPCVD)
     为进行50片或更多晶圆之批次量产,炉管内之晶圆势必要垂直密集地竖放于晶舟上,这明显衍生沉积薄膜之厚度均匀性问题;因为平板边界层问题的假设已不合适,化学蒸气在经过第一片晶圆后,黏性流场立即进入分离 (separation) 的状态,逆压力梯度 (reversed pressure gradient) 会将下游的化学蒸气带回上游,而一团混乱。
     在晶圆竖放于晶舟已不可免之情况下,降低化学蒸气之环境压力,是一个解决厚度均匀性的可行之道。原来依定义黏性流特性之雷诺数 观察,动力黏滞系数ν随降压而变小,如此一来雷诺数激增,而使化学蒸气流动由层流 (laminar flow) 进入紊流 (turbulent flow)。有趣的是紊流不易分离,换言之,其为一乱中有序之流动,故尽管化学蒸气变得稀薄,使沉积速度变慢,但其经过数十片重重的晶圆后,仍无分离逆流的现象,而保有厚度均匀,甚至质地致密的优点。以800oC、1 Torr成长之LPCVD氮化硅薄膜而言,其质地极为坚硬耐磨,也极适合蚀刻掩膜之用 (沉积速度约20分钟0.1微米厚。) 
3、电浆辅助化学气相沉积 (Plasma Enhanced CVD;PECVD)
     尽管LPCVD已解决厚度均匀的问题,但温度仍太高,沉积速度也不够快。为了先降低沉积温度,必须寻找另一能量来源,供化学沉积之用。由于低压对于厚度均匀性的必要性,开发低压环境之电浆能量辅助 (电浆只能存在于10~0.001 Torr 下),恰好补足低温环境下供能不足的毛病,甚至于辅助之电浆能量效应还高于温度之所施予,而使沉积速率高过LPCVD。以350oC、1 Torr成长之PECVD氮化硅薄膜而言,其耐磨之质地适合IC最后切割包装 (packaging) 前之保护层 (passivation layer) 使用 (沉积速度约5分钟0.1微米厚。)
    PECVD 与 RIE 两机台之运作原理极为相似,前者用电浆来辅助沉积,后者用电浆去执行蚀刻。不同之处在于使用不同的电浆气源,工作压力与温度也不相同。 

六)金属镀膜 (Metal Deposition)
     又称物理镀膜 (Physical Vapor Deposition;PVD),依原理分为蒸镀(evaporation) 与溅镀 (sputtering) 两种。PVD基本上都需要抽真空:前者在10-6~10-7Torr的环境中蒸着金属;后者则须在激发电浆前,将气室内残余空气抽除,也是要抽到10-6~ 10-7Torr的程度。
     一般的机械式抽气帮浦,只能抽到10-3Torr的真空度,之后须再串接高真空帮浦 (机械式帮浦当作接触大气的前级帮浦),如:扩散式帮浦 (diffusion pump)、涡轮式帮浦 (turbo pump)、或致冷式帮浦 (cryogenic pump),才能达到10-6 ~10-7Torr的真空程度。当然,不同的真空帮浦规范牵涉到不同原理之压力计、管路设计、与价格。
1、蒸镀
    蒸镀就加热方式差异,分为电阻式 (thermal coater) 与电子枪式 (E-gun evaporator) 两类机台。前者在原理上较容易,就是直接将准备熔融蒸发的金属以线材方式挂在加热钨丝上,一旦受热熔融,因液体表面张力之故,会攀附在加热钨丝上,然后徐徐蒸着至四周 (包含晶圆)。因加热钨丝耐热能力与供金属熔液攀附空间有限,仅用于低熔点的金属镀着,如铝,且蒸着厚度有限。
     电子枪式蒸镀机则是利用电子束进行加热,熔融蒸发的金属颗粒全摆在石墨或钨质坩埚 (crucible) 中。待金属蒸气压超过临界限度,也开始徐徐蒸着至四周 (包含晶圆)。电子枪式蒸镀机可蒸着熔点较高的金属,厚度也比较不受限制。
     蒸镀法基本上有所谓阶梯覆披 (step coverage) 不佳的缺点,如图2-12所示。也就是说在起伏较剧烈的表面,蒸着金属有断裂不连续之虞。另外,多片晶圆的大面积镀着也存在厚度均匀的问题。为此,芯片之承载台加上公自转的机构,便用于上述两问题之改善。
2、溅镀
     溅镀虽是物理镀膜的方法,但与蒸发毫无关系。就如同将石头丢入一滩泥沼中,会喷溅出许多泥浆般,溅镀利用氩气电浆,高速冲击受镀靶材 (target),因而将靶材表面附近材质喷溅出来,落至晶圆之上。由于靶材是一整面而不是一点接受轰击,所以喷溅出来的材质,也有可能填塞到芯片表面阶梯死角的部位,而比较没有断线不连续或所谓阶梯披覆的问题。
     溅镀也依电浆受激之能量源不同,分为直流 (DC) 与射频 (RF) 两种。基本上,两种溅镀机都可镀着金属薄膜。但后者特别可以针对非金属薄膜,如压电(piezoelectric) 或磁性材料,具有「绝缘、熔点高、成份复杂、对堆栈方式相当敏感」等智能型薄膜之镀着特征。 
3、金属薄膜图形定义
     利用光蚀术定义妥之光阻,泡入适当酸液中,可蚀出金属线路,此与蒸镀抑或溅镀并无关连。然而部份金属蚀液是碱液,如铬,早期常用「赤血盐-氢氧化钾」溶液来定义图案,直接用光阻遮掩会失败 (还没蚀到底,光阻已经溶散了!),所以必须多蒸着一层金,间接以碘化钾-碘溶液定义出金之图案后,再以金之图案来作掩膜,进行铬的腐蚀 (如此之繁复,常使初学者晕头转向,现在已经有铬金属的蚀洗液,如CR-7)。     另一个令人更扰人的问题在于:酸液有侧向侵蚀的现象,所以无法制作出次微米之金属线。一般业界已使用垂直度极佳,然而价格极昂之干蚀刻机来解决这个问题 (价昂是因为要用到含氯之反应气体,所有管路都要考虑防腐蚀)。但学术研发单位,在没有干蚀刻机情况下,一样可以作出次微米之金属线,这个方法称为「金属剥离或举离法」(lift-off)。
     今如图2-13所示,调整芯片镀金属与上光阻的顺序:首先旋敷光阻,以光蚀术将欲镀着金属线路之区域开出窗口 (该光罩恰与酸液蚀刻的光罩明暗相反),再进行金属镀着的工作。此时,大部份金属可能都镀着在光阻上。所以金属镀着后,只要将芯片浸入丙酮,在光阻遭有机溶剂溶散之际,其上之金属也跟着被抬离芯片,而只留下没有光阻,也就是原来设计之金属线路。

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